디지털회로 2모저모 (3) 썸네일형 리스트형 Data Type and Operators Verilog 논리값 0: 논리 0(거짓), 0V1: 논리 1(참), 1Vz: high impedance 상태x: 알 수 없는 값Data Type(자료형)Default 자료형은 1 bit wire이다. ✅ Net 자료형: 소자 간의 물리적인 연결을 추상화hardware적 특성(순서가 상관없음)을 갖는다.default 초기값은 z이다. ex) wire, tri, wand, wor.. ※ wired net: 여러 신호가 연결될 수 있는 Net 타입- wand(wired AND)- wor(wired OR) ✅ Variable 자료형: 절차형 할당문( Behavioral medeling)에서 값의 임시 저장변수 역할을 하며, software적 특성(순서가 중요)을 갖는다.reg, time, integer의 de.. Verilog module & 어휘 규칙 Verilog HDL moduleVerilog 어휘 규칙수 표현✅ 정수형(integer)- 형식: 'size: bit 크기(기본값: 32 bit unsigned)': bitbase: 밑수(진법)를 지정하는 문자(d, D: 10진수, h, H: 16진수, o, O: 8진수, b, :B 2진수)value: 값 ex) 8'b10101010 // 8비트 2진수 (170) ✅ 부호1) unsigned 상수(부호 없는 정수): Verilog의 기본 숫자 상수는 unsigned(부호 없음)으로 해석, 음수를 표현할 수 없다. 2) signed 상수 (부호 있는 정수): signed 변수를 선언하면 2의 보수 방식으로 음수를 표현할 수 있다.base에 s를 붙여서 선언 가능 ex) 8'sb10101010 // 8비트 .. Verilog HDL 개요 Verilog HDL (Hardware Description Language)은 단순 논리 게이트나 플립플롭과 같은 기본 소자에서부터 제어회로, 통신용 모뎀, 마이크로프로세서 등에 이르기까지 디지털 시스템의 설계 및 검증에 사용되도록 개발된 하드웨어 기술 언어이다.소프트웨어와 달리, 설계 수준에 따라 Gate-level modeling 과 RTL level modeling으로 구분할 수 있다.Gate-level modeling- 정의 : 논리 게이트를 직접 연결하여 하드웨어를 설계하는 방식- 특징: 1) 설계자가 직접 논리 게이트 (NAND, NOR, XOR 등) 를 배치하여 하드웨어 구성 2) 낮은 추상화 수준의 모델링 방식으로, RTL보다 하드웨어 구조를 더 세부적으로 정의해야 .. 이전 1 다음
