Verilog HDL 개요

Verilog HDL (Hardware Description Language)은 단순 논리 게이트나 플립플롭과 같은 기본 소자에서부터 제어회로, 통신용 모뎀, 마이크로프로세서 등에 이르기까지 디지털 시스템의 설계 및 검증에 사용되도록 개발된 하드웨어 기술 언어이다.

소프트웨어와 달리, 설계 수준에 따라 Gate-level modeling 과 RTL level modeling으로  구분할 수 있다.

Gate-level modeling

- 정의 : 논리 게이트를 직접 연결하여 하드웨어를 설계하는 방식

- 특징: 1) 설계자가 직접 논리 게이트 (NAND, NOR, XOR 등) 를 배치하여 하드웨어 구성

           2)  낮은 추상화 수준의 모델링 방식으로, RTL보다 하드웨어 구조를 더 세부적으로 정의해야 한다

ex) and (out, a, b) // out = a  AND b

RTL level modeling

- 정의: 레지스터와 조합 논리를 기반으로 하드웨어의 데이터 흐름을 정의하는 방식

- 특징: 1) 클럭을 사용하여 레지스터 간의 데이터 흐름을 정의하며, 설계자가 직접 조합 논리와 순차 논리를 설계해야 한다.

           2) 높은 추상화 수준으로 설계 및 디버깅이 용이하며, 실제 하드웨어 동작과 유사한 모델링 방식이다.

           3) RTL 설계의 검증을 위해 테스트벤치(Testbench)를 작성하여 시뮬레이션을 수행해야 한다.

           4) RTL 모델링에는 다음과 같은 기법이 포함된다.

연속 할당문 (Concurrent Assignment) → assign 문을 사용하여 조합 논리 표현
행위 수준 모델링 (Behavioral Modeling) → always 블록을 사용하여 순차(조합) 논리 설계
하위 모듈 인스턴스 (Structural Modeling) → module을 활용한 계층적 설계

 

앞으로 학습할 내용의 순서는 다음과 같다.

1) Data Type and Operators

2) Gate-level medeling

3) Concurrent assignment

4) Behavioral medeling

5) Structural medeling

6) Task and Function

7) Compiler Directive